Clock skew — bir xil mantiqiy clock qirrasi turli registr yoki komponentlarga turli vaqtda yetib borishi hodisasidir. Clock tarmog‘idagi sim uzunligi, buffer kechikishi, yuk, harorat va ishlab chiqarish farqlari skew hosil qiladi. U setup va hold timing zaxirasini o‘zgartirib, yuqori chastotali raqamli tizimning ishonchliligiga ta’sir qiladi.
Skew turlari
Launch registr clockni capture registrdan oldin olsa yoki aksincha olsa, yo‘lga ta’sir turlicha bo‘ladi. Capture qirrasi kechroq keladigan positive skew setup uchun ko‘proq vaqt berishi mumkin, ammo hold talabini yomonlashtiradi. Negative skew setup zaxirasini kamaytirib, holdga yordam berishi mumkin.
Local skew bir-biriga ma’lumot uzatuvchi ikki registr orasidagi farqdir. Global skew chipdagi eng erta va eng kech clock arrival orasini ifodalaydi. Timing closure uchun aynan ma’lumot yo‘liga tegishli local relation muhimroq bo‘lishi mumkin.
Sabablar
Clock tree tarmoqlari teng uzunlikda bo‘lmasa propagation delay farq qiladi. Bir branch ko‘proq flip-flop yukini haydasa capacitance ortadi. Process, voltage va temperature o‘zgarishi buffer hamda sim kechikishiga turlicha ta’sir qiladi. Crosstalk qo‘shni signal faolligiga qarab vaqtinchalik kechikish yaratishi mumkin.
PCB darajasida trace uzunligi, dielectric va connector farqlari clock yoki source-synchronous strobe’ning data bilan kelish vaqtini o‘zgartiradi. Bir necha qurilma orasidagi reference clock taqsimotida cable hamda fanout buffer xususiyatlari hisobga olinadi.
Timingga ta’siri
Setup tekshiruvi ma’lumot keyingi faol qirradan oldin barqaror bo‘lishini talab qiladi. Skew available time’ni qisqartirsa, critical path ishlamay qoladi. Hold tekshiruvi eski qiymat qirradan keyin yetarli ushlanishini talab qiladi; juda tez data path va noqulay skew hold violation keltiradi.
Jitter bir clock nuqtasining ideal vaqtga nisbatan cycle’dan cycle’ga o‘zgarishi, skew esa turli nuqtalar orasidagi arrival farqidir. Amaliy timing budget ikkala uncertainty’ni ham o‘z ichiga oladi. Ularni bitta atama sifatida ishlatish tahlilni chalkashtiradi.
Kamaytirish usullari
Clock tree synthesis buffer joylashuvi va routingni muvozanatlashtirib, skewni cheklaydi. H-tree kabi simmetrik topologiya geometrik farqni kamaytiradi. Mesh clock ko‘p yo‘l orqali arrival’ni tenglashtiradi, biroq maydon va quvvat sarfi yuqori bo‘lishi mumkin.
Deskew circuit, delay-locked loop yoki phase-locked loop fazani sozlaydi. Useful skew usulida ayrim clock arrival ataylab siljitilib, bir yo‘ldan boshqasiga timing zaxirasi beriladi. Bu optimallashtirish barcha setup va hold yo‘llari birga tekshirilganda xavfsiz.
Tekshirish
Static timing analysis turli PVT corner va on-chip variation modellari bo‘yicha clock arrivalni hisoblaydi. Post-layout extraction haqiqiy routing parasiticlarini qo‘shadi. Laboratoriyada oscilloscope yoki time interval analyzer fizik clock nuqtalari orasidagi farqni o‘lchaydi. Timing violation faqat nominal sharoitda emas, butun ish diapazonida baholanadi.
Bir nechta clock domeni
Ikki clock bir xil nominal chastotada bo‘lsa ham fazasi yoki manbasi mustaqil bo‘lishi mumkin. Ular orasidagi ma’lumot oddiy skew masalasi emas, clock domain crossing sifatida loyihalanadi. Bitta bitli control signal synchronizerdan, ko‘p bitli oqim asynchronous FIFO yoki handshake’dan o‘tadi. Bir nechta bitni alohida synchronizer bilan uzatish ularning turli cycle’da ushlanishiga olib keladi. Generated clock divider yoki PLLdan kelgan bo‘lsa timing vositasiga uning source bilan aniq faza va chastota munosabati beriladi; aks holda yo‘llar noto‘g‘ri tekshiriladi.
Bog‘liq tushunchalar
Clock jitter, Setup time, Hold time, Clock tree synthesis, PLL, Timing closure