Clock cycle — raqamli sinxron tizimdagi clock signalining bir to‘liq davridir. Clock komponentlarga holatni qachon qabul qilish va keyingi hisoblash bosqichiga o‘tishni belgilovchi vaqt tayanchi beradi. Chastota sekunddagi cycle soni bilan hertzda, period esa bir cycle davomiyligi bilan o‘lchanadi; ular o‘zaro teskari kattaliklardir.
Signal va period
Clock odatda yuqori va past daraja orasida takroran almashadi. Rising edge yoki falling edge flip-flop yangi qiymatni ushlaydigan faol qirra sifatida tanlanadi. Duty cycle signalning period ichida yuqori holatda qancha vaqt qolishini bildiradi.
Masalan, 1 GHz clockning ideal periodi 1 nanosekund. Bu protsessor har cycle’da bitta dastur ko‘rsatmasini albatta tugatadi degani emas. Bir instruction bir necha cycle latencyga ega bo‘lishi, pipeline esa bir cycle’da bir nechta instruction retire qilishi mumkin.
Timing talablari
Bir registr chiqishidan kombinatsion mantiq orqali keyingi registr kirishigacha signal clock period ichida yetib borishi kerak. Clock-to-Q delay, logic delay, routing delay, setup time va clock uncertainty umumiy timing budgetga kiradi. Eng sekin yo‘l critical path bo‘lib, maksimal chastotani cheklaydi.
Hold time qiymat faol qirradan keyin yetarli vaqt barqaror qolishini talab qiladi. Chastotani pasaytirish setup violationni yengillashtirishi mumkin, lekin hold violationni avtomatik tuzatmaydi. Static timing analysis barcha ro‘yxatga olingan yo‘llarni bu cheklovlar bo‘yicha tekshiradi.
Protsessordagi cycle
Pipeline instruction bajarilishini fetch, decode, execute va boshqa bosqichlarga ajratadi. Cycle boshida registrlar holatni qabul qiladi, davr davomida kombinatsion mantiq natijani hisoblaydi, keyingi qirrada yangi holat ushlanadi. Cache miss yuzlab cycle kutish keltirishi mumkin.
CPI bir instructionga o‘rtacha nechta cycle sarflanishini bildiradi; IPC esa bir cycle’da o‘rtacha nechta instruction yakunlanishini ko‘rsatadi. Unumdorlik chastota bilan birga mikroarxitektura, memory hierarchy, branch prediction va workload parallelizmiga bog‘liq.
Clock boshqaruvi
PLL tashqi reference’dan kerakli chastota hosil qiladi. Clock divider pastroq chastota yaratadi. Dynamic voltage and frequency scaling yuk kamayganda chastota va kuchlanishni tushirib, quvvat sarfini kamaytiradi. Turbo rejim termal hamda elektr chegarasi ichida chastotani vaqtincha oshiradi.
Clock gating faol bo‘lmagan blokka clock uzatishni to‘xtatib, switching quvvatini tejaydi. Gating signali glitch keltirmasligi va timing vositalari tomonidan to‘g‘ri tahlil qilinishi kerak. To‘liq o‘chirilgan power domain qayta yoqilganda reset va state retention alohida boshqariladi.
O‘lchash
Oscilloscope signal shakli, jitter va duty cycle’ni ko‘rsatadi. Hardware performance counter cycle, stalled cycle va instruction sonini hisoblaydi. Software benchmarkda “cycle”ni devor vaqti bilan tenglashtirish noto‘g‘ri bo‘lishi mumkin, chunki core migration, frequency scaling va sleep holatlari o‘lchovga ta’sir qiladi.
Cycle hisobining talqini
Performance counterdagi cycle ma’lum core clock, reference clock yoki unhalted cycle bo‘lishi mumkin. Core uyquga kirsa ayrim hisoblagich to‘xtaydi, invariant reference esa davom etadi. Shuning uchun ikki o‘lchovni taqqoslashdan oldin counter ta’rifi va multiplexing holati tekshiriladi. Wall-clock latency OS scheduling, interrupt va boshqa processlardan ta’sirlanadi. Mikrobenchmark threadni bir corega bog‘lab, warm-up va cache holatini nazorat qiladi. Frequency o‘zgarishi sabab cycle soni va nanosekund o‘rtasidagi nisbat butun test davomida bir xil bo‘lmasligi mumkin.
Bog‘liq tushunchalar
Clock frequency, Critical path, Setup time, CPI, Pipeline, Clock gating